FPGA逻辑设计注意事项.doc

FPGA逻辑设计注意事项 ，希望对大家有所帮助。
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这是一个在逻辑设计中注意事项列表，由此引起的错误常使得设计不可靠或速度较慢，为了提高设计性能 和提高速度的可靠性，必须确定设计通过所有的这些检查。
可靠性 1.为时钟信号选用全局时钟缓冲器BUFG 不选用全局时钟缓冲器的时钟将会引入偏差。
2.只用一个时钟沿来寄存数据 使用时钟的两个沿是不可靠的，因为时钟的某沿或者两个沿会漂移。
如果时钟有漂移而且你只使用了时钟 的一个沿，你就降低了时钟边沿漂移的风险。
这个问题可以这样来解决：就是允许CLKDLL自动纠正时钟的 占空比，以达百分之五十的占空比。
否则强烈建议只使用一个时钟沿。
3.除了用CLKDLL或DCM产生的时钟外不要在内部产生时钟 这包括产生门控时钟和分频时钟。
作为替代，可以建立时钟使能或使用CLKDLL或DCM来产生不同的时钟 信号。
对于一个纯同步设计，建议在任何可能的情况下只使用一个时钟。
4.不要在内部产生异步的控制信号（例如复位信号或者置位信号） 内部产生的异步控制信号会产生毛刺，作为替代，可以产生一个同步的复位/置位信号。
要比需要作用的时 刻提前一个时钟周期进行这个异步信号的同步。
5.不要使用没有相位关系的多个时钟 也许并不总能避免这个条件，在这些情况下确定已使用了适当的同步电路来跨越时钟域，并已适当地约束 了跨越时钟域的路径。
6.不要使用内部锁存器 内部锁存器会混淆时序，而且常常会引入另外的时钟信号。
内部锁存器在透明门打开时可以被看成是组合 逻辑，但在门被锁存时可以被看成是同步元件，这将会混淆时序分析。
内部锁存器常常会引入门控时钟，门 控时钟会产生毛刺使得设计变得不可靠。
性能 1.逻辑级的时延不要超过时序预算的百分之五十 每个路径逻辑级时延可以在逻辑级时序报告或布局后时序报告中找到，详细分析了每个路径之后，时序分 析器将生成每个路径时延的统计量，检查一下总共的逻辑级时延，确保不超过时序预算的百分之五十。
2.IOB寄存器 IOB寄存器提供了最快的时钟到输出和输入到时钟的时延。
首先，有一些限制。
对于输入寄存器在从管脚到寄存器